DesignWare 56G Ethernet PHY满足下一代叶脊网络架构传输和性能要求

重点：

·         最新DesignWare 56G Ethernet PHY支持PAM-4和NRZ信号标准，适用于100G、 200G和400G Ethernet应用。

·         硅验证的可配置发射器和基于DSP的接收器以及模数转换器降低功耗并优化了性能。

·         高速PHY支持光缆和铜缆以及架顶交换机背板接口。

·         独特的可扩展PHY架构支持下一代800G Ethernet应用112G接口。

2018年8月14日，中国 北京——新思科技（Synopsys, Inc.，纳斯达克股票市场代码： SNPS ）宣布，推出最新DesignWare^® 56G Ethernet PHY IP，支持新兴400千兆/秒 (Gbps) 超大规模数据中心片上系统 (SoC)。先进的56G Ethernet PHY架构结合新思科技经硅验证的数据转换器，以及可配置发射器和基于数字信号处理器 (DSP) 的接收器，为目标应用实现最佳功效比。为满足叶脊架构带宽要求，PHY支持10G到400G Ethernet单链路和聚合链路速率，同时满足PAM-4和NRZ信号标准。此外，PHY性能超过了OIF和IEEE芯片到芯片、背板和铜/光缆接口标准性能要求。新思科技56G Ethernet PHY、数字控制器、验证IP与源代码测试套件相结合，为设计师开发网络数据中心系统提供完整的Ethernet IP解决方案。

56G Ethernet PHY 眼图

为提高时序恢复和防时钟抖动性能，56G Ethernet PHY接收器采用多回路时钟数据恢复电路以及全功能DSP。独特的PAM-4发射器架构支持精确前馈均衡，满足信道性能要求。56G Ethernet PHY可扩展架构为需要112G连接的下一代800G Ethernet应用奠定了基础。

新思科技解决方案集团产品市场副总裁John Koeter表示：“数据中心所需带宽不断提高增加了网络基础设施的工作负荷。新思科技DesignWare 56G Ethernet IP使设计师能够满足400G超大规模数据中心SoC高性能Ethernet连接要求，同时降低风险。“

供货情况及其他信息资源

采用16nm和7nm FinFET 工艺技术的 DesignWare 56G Ethernet PHY 硅设计套件将分别于2018年第3季度和2018年第4季度上市。

欲了解更多信息，请访问DesignWare 56G Ethernet PHY IP、DesignWare Ethernet IP Solutions和VC Verification IP for Ethernet网页。

关于DesignWare IP

新思科技是全球领先的SoC设计IP解决方案提供商，提供高质量、经实践考验的IP解决方案。完备的DesignWare IP产品组合包括逻辑库、嵌入式存储器、嵌入式测试、模拟IP、有线和无线接口IP、安全IP、嵌入式处理器和子系统。为了加快原型设计、软件开发以及针对SoC的IP集成，新思科技的IP加速计划提供IP原型设计开发套件、IP软件开发套件和IP子系统。新思科技在IP方面的大量投资，以及对高质量、全方位的技术支持和强大的IP开发手段的广泛投入使设计人员能够降低集成风险并加快产品上市时间。有关DesignWare IP的更多信息，请访问www.synopsys.com/designware。